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ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
SPI Interface—Master
The ADSP-2146x contains two SPI ports. Both primary and sec-
ondary are available through DPI only. The timing provided in
Table 43 and Table 44 applies to both.
Table 43. SPI Interface Protocol—Master Switching and Timing Specifications
Preliminary Technical Data
Parameter
Min
Max
Unit
Timing Requirements
t SSPIDM
t HSPIDM
Data Input Valid To SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge To Data Input Not Valid
TBD
TBD
TBD
TBD
ns
ns
Switching Characteristics
t SPICLKM
t SPICHM
t SPICLM
t DDSPIDM
t HDSPIDM
t SDSCIM
t HDSM
t SPITDM
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3–0IN (SPI device select) Low to First SPICLK Edge
Last SPICLK Edge to FLAG3–0IN High
Sequential Transfer Delay
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
ns
ns
FLAG 3 - 0
(OUTPUT)
t S D S CIM
t S PICHM
t S PICLM
t S PI CLKM
t HD S M
t S PIT DM
S PICLK
(CP = 0)
(OUTPUT)
S PICLK
(CP = 1)
(OUTPUT)
t S PICL M
t S PICHM
t D D S PIDM
t HD S PIDM
MO S I
(OUTPUT)
M S B
L S B
CPHA S E = 1
MI S O
(INPUT)
M S B
VALID
t SS PIDM
t H S PIDM
t SS PIDM
L S B
VALID
t H S PIDM
t DD S PIDM
t HD S PIDM
MO S I
(OUTPUT)
M S B
L S B
CPHA S E = 0
MI S O
(INPUT)
t SS PIDM
M S B
VALID
t H S PIDM
L S B
VALID
Figure 34. SPI Master Timing
Rev. PrC
| Page 46 of 62 | January 2009
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